cmos電路中懸空是什麼狀態

　　cmos電路中懸空是接高電平狀態。

　　高電平，指的是與低電平相對的高電壓，是電工程上的一種說法。在邏輯電平中，保證邏輯閘的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於輸入高電壓時，則認為輸入電平為高電平。

　　接線端子懸空的意思是引腳不接任何訊號，既不與高電平相接,也不與低電平相連。懸空在數字邏輯電路中指邏輯器件的輸入引腳既不接高電平，也不接低電平。由於邏輯器件的內部結構，當它輸入引腳懸空時，相當於該引腳接了高電平。一般實際運用時，引腳不建議懸空，易受干擾，也稱為“浮空”。

　　零狀態響應是電路的儲能元器件（電容、電感類元件）無初始儲能，僅由外部激勵作用而產生的響應。系統的響應除了激勵所引起外，系統內部的“初始狀態”也可以引起系統的響應。在“連續”系統下，系統的初始狀態往往由其內部的“儲能元件”所提供，例如電路中電容器可以儲藏電場能量，電感線圈可以儲存磁場能量等。這些儲能元件在開始計算時間時所儲存的能量狀態就構成了系統的初始狀態。如果系統的初始狀態為零，僅由激勵源引起的響應就被稱之為該系統的“零狀態響應”。